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1 引论1

1.1 关于数字设计1

1.2 模拟与数字3

1.3 数字器件6

1.4 数字设计中的电子方面7

1.5 数字设计中的软件方面8

1.6 集成电路11

1.7 编程逻辑器件14

1.8 专用集成电路16

1.9 印刷电路板17

1.10 数字设计层次18

1.11 以游戏之名22

1.12 进一步探讨23

练习题23

2 数字系统和编码25

2.1 进位计数制26

2.2 八进制数和十六进制数27

2.3 常见的进位计数制转换29

2.4 非十进制数的加法和减法32

2.5 负数的表示法34

2.5.1 符号数值表示法39

2.5.2 补码系统39

2.5.3 基数补码表示法39

2.5.4 二进制补码表示法39

2.5.5 减1基补码表示法39

2.5.6 反码表示法39

2.5.7 余码表示法39

2.6 二进制补码的加法和减法39

2.6.1 加法法则39

2.6.2 图形表示40

2.6.3 溢出41

2.6.4 减法法则41

2.6.5 二进制补码和无符号二进制数42

2.7 反码的加法和减法44

2.8 二进制乘法45

2.9 二进制除法47

2.10 十进制数的二进制编码48

2.11 格雷码51

2.12 字符编码53

2.13 行为、条件和状态的编码53

2.14 n立方和距离57

2.15 检错码和纠错码58

2.15.1 检错码58

2.15.2 纠错码和多重检错码60

2.15.3 汉明码61

2.15.4 CRC码65

2.15.5 二维码66

2.15.6 校验和码68

2.15.7 n中取m码68

2.16 用于串行数据传输和存储的编码69

2.16.1 并行和串行数据69

2.16.2 串行线路编码70

参考文献73

练习题74

习题76

3 数字电路79

3.1 逻辑信号和门80

3.2 逻辑系列84

3.3 CMOS逻辑86

3.3.1 CMOS逻辑电平86

3.3.2 MOS晶体管87

3.3.3 基本CMOS反相器电路88

3.3.4 CMOS与非门和或非门90

3.3.5 扇入92

3.3.6 非反相门93

3.3.7 CMOS与或非门和或与非门94

3.4 CMOS电路的电气特性96

3.4.1 概述97

3.4.2 数据手册和规格98

3.5 CMOS的静态电气特性101

3.5.1 逻辑电平和噪声容限101

3.5.2 带有电阻负载时的电路特性103

3.5.3 非理想输入时的电路特性108

3.5.4 扇出111

3.5.5 负载效应111

3.5.6 无用输入112

3.5.7 CMOS器件的失效113

3.6 CMOS的动态电气特性114

3.6.1 转换时间115

3.6.2 传输延迟120

3.6.3 功耗122

3.6.4 电流尖峰和去耦电容124

3.6.5 感应效应124

3.6.6 同步转换和接地反弹126

3.7 其他CMOS输入输出结构129

3.7.1 传输门129

3.7.2 施密特触发输入130

3.7.3 三态输出132

3.7.4 漏极开路输出133

3.7.5 驱动LED135

3.7.6 多源总线137

3.7.7 线连逻辑138

3.7.8 上拉电阻139

3.8 CMOS逻辑系列141

3.8.1 HC和HCT142

3.8.2 AHC和AHCT143

3.8.3 HC、HCT、AHC和AHCT的电气特性143

3.8.4 AC和ACT148

3.8.5 FCT和FCT-T149

3.8.6 FCT-T的电气特性149

3.9 低压CMOS逻辑和接口151

3.9.1 3.3VLVTTL和LVCMOS逻辑152

3.9.2 5V容许输入153

3.9.3 5V容许输出154

3.9.4 TTL/LVTTL接口小结155

3.9.5 低于3.3V的逻辑电平155

3.10 双极逻辑155

3.10.1 二极管逻辑156

3.10.2 双极晶体管158

3.10.3 晶体管－晶体管逻辑160

3.10.4 TTL逻辑电平和噪声容限162

3.10.5 TTL扇出164

3.10.6 TTL逻辑系列166

3.10.7 一个TTL数据手册166

3.10.8 CMOS/TTL接口169

3.10.9 发射极耦合逻辑170

参考文献174

练习题175

习题179

4 组合逻辑的设计原理183

4.1 开关代数184

4.1.1 公理185

4.1.2 单变量定理188

4.1.3 二变量定理和三变量定理188

4.1.4 n变量定理190

4.1.5 对偶性193

4.1.6 逻辑函数的标准表示196

4.2 组合电路分析199

4.3 组合电路综合205

4.3.1 电路描述和设计205

4.3.2 电路操作208

4.3.3 组合电路最小化210

4.3.4 卡诺图212

4.3.5 最小化“积之和”214

4.3.6 其他的最小化方法222

4.3.7 程序化的最小化方法223

4.4 时序冒险224

4.4.1 静态冒险225

4.4.2 利用卡诺图发现静态冒险226

4.4.3 动态冒险227

4.4.4 设计无冒险电路228

参考文献229

练习题230

习题232

5 硬件描述语言237

5.1 基于硬件描述语言的数字设计238

5.1.1 什么是硬件描述语言238

5.1.2 硬件描述语言工具包239

5.1.3 基于硬件描述语言的设计流程241

5.2 硬件描述语言ABEL243

5.2.1 ABEL程序结构244

5.2.2 ABEL编译器操作246

5.2.3 WHEN语句和等式模块248

5.2.4 真值表250

5.2.5 范围、集合和关系251

5.2.6 测试向量253

5.2.7 其他ABEL特性255

5.3 硬件描述语言VHDL256

5.3.1 程序结构256

5.3.2 类型、常数和数组260

5.3.3 函数和过程265

5.3.4 库和包269

5.3.5 结构化设计要素271

5.3.6 数据流的设计要素275

5.3.7 行为的设计要素278

5.3.8 时间尺度284

5.3.9 模拟285

5.3.10 测试平台287

5.3.11 用于时序逻辑设计的VHDL特性289

5.3.12 综合289

5.4 硬件描述语言Verilog290

5.4.1 程序结构291

5.4.2 逻辑系统、节点、变量和常数295

5.4.3 向量和操作符299

5.4.4 数组302

5.4.5 逻辑操作符和表达式303

5.4.6 编译器指引305

5.4.7 结构化设计要素306

5.4.8 数据流的设计要素310

5.4.9 行为的设计要素（过程码）312

5.4.10 函数和任务326

5.4.11 时间尺度330

5.4.12 模拟331

5.4.13 测试平台332

5.4.14 用于时序逻辑设计的Verilog特性334

5.4.15 综合335

参考文献335

练习题337

习题338

6 组合逻辑的设计实践341

6.1 文档标准342

6.1.1 模块图344

6.1.2 门的符号346

6.1.3 信号名和有效电平347

6.1.4 管脚的有效电平349

6.1.5 “泡到泡”的逻辑设计351

6.1.6 硬件描述语言程序中的信号命名354

6.1.7 绘制版图355

6.1.8 总线358

6.1.9 附加的图示信息360

6.2 电路时序362

6.2.1 时序图362

6.2.2 传输延迟364

6.2.3 时序规格365

6.2.4 时序分析368

6.2.5 时序分析工具369

6.3 组合型可编程逻辑阵列PLD370

6.3.1 可编程逻辑阵列370

6.3.2 可编程阵列逻辑器件373

6.3.3 基本的阵列逻辑器件376

6.3.4 复杂的可编程逻辑器件CPLD378

6.3.5 CMOS可编程逻辑器件电路380

6.3.6 器件的编程和测试382

6.4 译码器384

6.4.1 二进制译码器384

6.4.2 大规模元件的逻辑符号386

6.4.3 3线－8线的译码器74x387

6.4.4 级联的二进制译码器390

6.4.5 利用ABEL和PLD实现译码器390

6.4.6 用VHDL实现译码器398

6.4.7 用Verilog实现译码器403

6.4.8 七段译码器408

6.5 编码器408

6.5.1 优先编码器410

6.5.2 优先编码器74x411

6.5.3 用ABEL和PLD实现编码器412

6.5.4 用VHDL实现编码器416

6.5.5 用Verilog实现编码器417

6.6 三态器件418

6.6.1 三态缓冲器418

6.6.2 标准MSI三态缓冲器420

6.6.3 用ABEL和PLD实现三态输出424

6.6.4 用VHDL实现三态输出427

6.6.5 用Verilog实现三态输出430

6.7 多路复用器432

6.7.1 标准MSI多路复用器433

6.7.2 扩展多路复用器436

6.7.3 多路复用器、多路分配器和总线438

6.7.4 用ABEL和PLD实现多路复用器440

6.7.5 用VHDL实现多路复用器444

6.7.6 用Verilog实现多路复用器445

6.8 异或门和奇偶校验电路447

6.8.1 异或门和同或门447

6.8.2 奇偶校验电路448

6.8.3 9位奇偶发生器74x449

6.8.4 奇偶校验的应用449

6.8.5 用ABEL和PLD实现异或门和奇偶校验电路452

6.8.6 用VHDL实现异或门和奇偶校验电路452

6.8.7 用Verilog实现异或门和奇偶校验电路454

6.9 比较器458

6.9.1 比较器结构458

6.9.2 迭代电路459

6.9.3 一个迭代比较器电路460

6.9.4 标准MSI数值比较器461

6.9.5 用硬件描述语言实现比较器463

6.9.6 用ABEL和PLD实现比较器466

6.9.7 用VHDL实现比较器466

6.9.8 用Verilog实现比较器469

6.10 加法器、减法器和算术逻辑部件474

6.10.1 半加器和全加器474

6.10.2 行波加法器475

6.10.3 减法器476

6.10.4 超前进位加法器478

6.10.5 MSI加法器479

6.10.6 MSI算术逻辑单元482

6.10.7 组超前进位484

6.10.8 用ABEL和PLDs实现加法器487

6.10.9 用VHDL实现加法器488

6.10.10 用Verilog实现加法器490

6.11 组合乘法器494

6.11.1 组合乘法器结构494

6.11.2 用ABEL和PLD实现乘法497

6.11.3 用VHDL实现乘法497

6.11.4 用Verilog实现乘法503

参考文献508

练习题509

习题511

7 时序逻辑设计原521

7.1 双稳态元件523

7.1.1 数字分析523

7.1.2 模拟分析524

7.1.3 亚稳态行为525

7.2 锁存器和触发器526

7.2.1 S-R锁存器527

7.2.2 S-R锁存器529

7.2.3 带使能端的S-R锁存器530

7.2.4 D锁存器530

7.2.5 边沿触发D触发器532

7.2.6 带使能端的边沿触发D触发器534

7.2.7 扫描触发器535

7.2.8 主／从S-R触发器537

7.2.9 主／从J-K触发器538

7.2.10 边沿触发J-K触发器539

7.2.11 T触发器541

7.3 时序同步状态机分析542

7.3.1 状态机结构542

7.3.2 输出逻辑543

7.3.3 特征方程544

7.3.4 使用D触发器的状态机分析545

7.4 时序同步状态机设计553

7.4.1 状态表设计实例554

7.4.2 状态最小化558

7.4.3 状态分配560

7.4.4 采用D触发器的综合563

7.4.5 采用J-K触发器的综合566

7.4.6 采用D触发器的其他设计实例566

7.5 用状态图设计状态机570

7.6 用转换表综合状态机577

7.6.1 转换方程577

7.6.2 激励方程578

7.6.3 方案变化579

7.6.4 实现状态机579

7.7 其他状态机设计实例580

7.7.1 猜谜游戏580

7.7.2 无用状态582

7.7.3 输出编码状态分配584

7.7.4 “无关”状态编码584

7.8 分解状态机587

7.9 反馈时序电路分析590

7.9.1 基本分析590

7.9.2 利用多反馈环路分析电路594

7.9.3 竞争596

7.9.4 状态表和流程表597

7.9.5 CMOS D触发器分析600

7.10 反馈时序电路设计601

7.10.1 锁存器601

7.10.2 设计基本模式流程表603

7.10.3 流程表最小化604

7.10.4 无竞争状态分配605

7.10.5 激励方程608

7.10.6 本质冒险608

7.10.7 小结611

7.11 ABEL时序电路设计特性612

7.11.1 寄存型输出612

7.11.2 状态图613

7.11.3 外部状态存储器618

7.11.4 定义Moore型输出619

7.11.5 利用WITH语句定义Mealy型和流水型输出620

7.11.6 测试向量622

7.12 用VHDL实现时序电路设计625

7.12.1 时钟电路625

7.12.2 用VHDL设计状态机628

7.12.3 一个VHDL状态机实例630

7.12.4 VHDL中的状态分配633

7.12.5 用VHDL实现流水型输出634

7.12.6 无状态表时的直接VHDL编码635

7.12.7 其他VHDL状态机实例635

7.12.8 用VHDL描述触发器639

7.12.9 VHDL状态机测试平台641

7.12.10 反馈时序电路645

7.13 用Verilog实现时序电路设计646

7.13.1 时钟电路646

7.13.2 用Verilog设计状态机648

7.13.3 一个Verilog状态机实例650

7.13.4 用Verilog实现流水型输出652

7.13.5 无状态表时的直接Verilog编码654

7.13.6 其他Verilog状态机实例655

7.13.7 用Verilog描述触发器657

7.13.8 Verilog状态机测试平台659

7.13.9 反馈时序电路662

参考文献663

练习题664

习题669

8 时序逻辑设计实践679

8.1 时序电路的文档标准680

8.1.1 通用标准680

8.1.2 逻辑符号680

8.1.3 状态机描述681

8.1.4 时序图和规格682

8.2 锁存器和触发器686

8.2.1 SSI锁存器和触发器686

8.2.2 开关去抖687

8.2.3 最简单的开关去抖器688

8.2.4 总线保持电路690

8.2.5 多位寄存器和锁存器691

8.2.6 用ABEL和PLD实现寄存器和锁存器694

8.2.7 用VHDL实现寄存器和锁存器697

8.2.8 用Verilog实现寄存器和锁存器701

8.3 时序PLD703

8.3.1 时序GAL器件703

8.3.2 PLD电路的时序规格708

8.4 计数器710

8.4.1 行波计数器711

8.4.2 同步计数器711

8.4.3 MSI计数器及应用713

8.4.4 二进制计数器状态的译码717

8.4.5 用ABEL和PLD实现计数器719

8.4.6 用VHDL实现计数器721

8.4.7 用Verilog实现计数器725

8.5 移位寄存器727

8.5.1 移位寄存器结构727

8.5.2 MSI移位寄存器728

8.5.3 移位寄存器计数器730

8.5.4 环形计数器732

8.5.5 Johnson计数器735

8.5.6 线性反馈移位寄存器计数器737

8.5.7 用ABEL和PLD实现移位寄存器740

8.5.8 用VHDL实现移位寄存器748

8.5.9 用Verilog实现移位寄存器752

8.6 迭代电路与时序电路756

8.7 同步设计方法758

8.7.1 同步系统结构759

8.8 同步设计中的障碍762

8.8.1 时钟歪斜762

8.8.2 门控时钟765

8.8.3 异步输入767

8.9 同步器失败和亚稳态769

8.9.1 同步器失败770

8.9.2 亚稳态分辨时间771

8.9.3 可靠的同步器设计771

8.9.4 亚稳态时序分析772

8.9.5 较好的同步器774

8.9.6 其他的同步器设计776

8.9.7 同步高速数据传输778

参考文献788

练习题790

习题792

9 存储器、CPLD和FPGA799

9.1 只读存储器800

9.1.1 利用ROM实现随机组合逻辑功能801

9.1.2 ROM内部结构804

9.1.3 二维译码807

9.1.4 商业ROM类型809

9.1.5 ROM控制输入和时序813

9.1.6 ROM应用816

9.2 读／写存储器821

9.3 静态RAM822

9.3.1 静态RAM的输入和输出822

9.3.2 静态RAM的内部结构823

9.3.3 静态RAM的时序825

9.3.4 标准静态RAM827

9.3.5 同步SRAM829

9.4 动态RAM833

9.4.1 动态RAM结构833

9.4.2 SDRAM时序836

9.4.3 DDR SDRAM839

9.5 复杂可编程逻辑器件840

9.5.1 Xilinx XC9500 CPLD系列841

9.5.2 功能模块结构843

9.5.3 输入输出模块结构846

9.5.4 开关阵列847

9.6 现场可编程门阵列850

9.6.1 XilinxXC4000FPGA系列850

9.6.2 可配置逻辑模块852

9.6.3 输入输出模块854

9.6.4 可编程互连856

参考文献859

练习题859

习题860

索引863